Altera系列FPGA基于ADV7180解碼PAL視頻，純verilog去隔行，提供2套Quartus工程源碼和技術(shù)支持

1、前言

Altera系列FPGA現(xiàn)狀：

Altera系列FPGA目前處于逐步退出市場狀態(tài)，市場占有率很低、使用便捷性很低、開發(fā)生態(tài)很不完善，之前還可以憑借價格低廉在低端產(chǎn)品上使用，但如今國產(chǎn)FPGA的崛起讓Altera唯一的優(yōu)勢也蕩然無存；所以本博主奉勸還在學Altera系列FPGA的同學趕緊懸崖略嗎回頭是岸，別再浪費寶貴的時間了，未來的FPGA市場，高端市場非Xilinx莫屬，中低端市場非國產(chǎn)FPGA莫屬；

FPGA實現(xiàn)模擬視頻去隔行現(xiàn)狀：

目前FPGA實現(xiàn)模擬視頻去隔行主要有兩種方式，一種是使用HLS快速實現(xiàn)，然后封裝為IP核調(diào)用，該方法設(shè)計簡單，但僅能在Xilinx系列FPGA使用，比如Video Processing Subsystem；另一種是純verilog代碼去隔行，利用DDR或者SDRAM作為緩存，該方法設(shè)計靈活，但設(shè)計難度較大；本設(shè)計使用純verilog代碼去隔行方案，利用SDRAM作為緩存；

工程概述

本文使用Altera的Cyclone-IV系列FPGA做PAL視頻解碼系統(tǒng)；視頻輸入為PAL制式的CCD模擬相機，輸入分辨率為標準的720x576的PAL隔行視頻；PAL視頻解碼方案為ADV7180芯片，ADV7180可輸出PAL或者NTSC，本設(shè)計配置為PAL制式，輸出BT656視頻；FPGA首先用純verilog代碼實現(xiàn)的i2c配置模塊對ADV7180芯片做初始化配置；然后FPGA接收ADV7180芯片輸出的BT656視頻流，并使用純verilog代碼實現(xiàn)的BT656解碼模塊，將輸入的BT565視頻解碼為YUV422視頻；然后YUV422視頻送入圖像緩存架構(gòu)實現(xiàn)視頻2幀緩存功能，本設(shè)計使用SDRAM作為緩存介質(zhì)；然后Native視頻時序控制圖像緩存架構(gòu)從SDRAM中讀取視頻，并做Native視頻時序同步，輸出YUV422視頻；然后YUV422視頻送入純verilog代碼實現(xiàn)的YUV422轉(zhuǎn)YUV444模塊實現(xiàn)轉(zhuǎn)換并輸出YUV444視頻；然后YUV444視頻送入純verilog代碼實現(xiàn)的YUV444轉(zhuǎn)RGB888模塊實現(xiàn)轉(zhuǎn)換并輸出RGB888視頻；然后RGB888送入VGA輸出模塊輸出VGA視頻，通過VGA接口輸出，這是VGA輸出方式；或者送入純verilog代碼實現(xiàn)的RGB888轉(zhuǎn)HDMI模塊輸出HDMI差分視頻，通過HDMI接口輸出，這是HDMI輸出方式；針對市場主流需求，本設(shè)計提供2套Quartus工程源碼，具體如下：

現(xiàn)對上述3套工程源碼做如下解釋，方便讀者理解：

工程源碼1

開發(fā)板FPGA型號為Cyclone-IV-EP4CE10F17C8；；視頻輸入為PAL制式的CCD模擬相機，輸入分辨率為標準的720x576的PAL隔行視頻；PAL視頻解碼方案為ADV7180芯片，ADV7180可輸出PAL或者NTSC，本設(shè)計配置為PAL制式，輸出BT656視頻；FPGA首先用純verilog代碼實現(xiàn)的i2c配置模塊對ADV7180芯片做初始化配置；然后FPGA接收ADV7180芯片輸出的BT656視頻流，并使用純verilog代碼實現(xiàn)的BT656解碼模塊，將輸入的BT565視頻解碼為YUV422視頻；然后YUV422視頻送入圖像緩存架構(gòu)實現(xiàn)視頻2幀緩存功能，本設(shè)計使用SDRAM作為緩存介質(zhì)；然后Native視頻時序控制圖像緩存架構(gòu)從SDRAM中讀取視頻，并做Native視頻時序同步，輸出YUV422視頻；然后YUV422視頻送入純verilog代碼實現(xiàn)的YUV422轉(zhuǎn)YUV444模塊實現(xiàn)轉(zhuǎn)換并輸出YUV444視頻；然后YUV444視頻送入純verilog代碼實現(xiàn)的YUV444轉(zhuǎn)RGB888模塊實現(xiàn)轉(zhuǎn)換并輸出RGB888視頻；然后RGB888送入VGA輸出模塊輸出VGA視頻，通過VGA接口輸出，輸出分辨率為640x480@60Hz；最后視頻通過板載VGA接口輸出接口送顯示器顯示即可；該工程適用Altera系列FPGA實現(xiàn)PAL視頻解碼應用；

工程源碼2

開發(fā)板FPGA型號為Cyclone-IV-EP4CE10F17C8；；視頻輸入為PAL制式的CCD模擬相機，輸入分辨率為標準的720x576的PAL隔行視頻；PAL視頻解碼方案為ADV7180芯片，ADV7180可輸出PAL或者NTSC，本設(shè)計配置為PAL制式，輸出BT656視頻；FPGA首先用純verilog代碼實現(xiàn)的i2c配置模塊對ADV7180芯片做初始化配置；然后FPGA接收ADV7180芯片輸出的BT656視頻流，并使用純verilog代碼實現(xiàn)的BT656解碼模塊，將輸入的BT565視頻解碼為YUV422視頻；然后YUV422視頻送入圖像緩存架構(gòu)實現(xiàn)視頻2幀緩存功能，本設(shè)計使用SDRAM作為緩存介質(zhì)；然后Native視頻時序控制圖像緩存架構(gòu)從SDRAM中讀取視頻，并做Native視頻時序同步，輸出YUV422視頻；然后YUV422視頻送入純verilog代碼實現(xiàn)的YUV422轉(zhuǎn)YUV444模塊實現(xiàn)轉(zhuǎn)換并輸出YUV444視頻；然后YUV444視頻送入純verilog代碼實現(xiàn)的YUV444轉(zhuǎn)RGB888模塊實現(xiàn)轉(zhuǎn)換并輸出RGB888視頻；然后RGB888送入純verilog代碼實現(xiàn)的RGB888轉(zhuǎn)HDMI模塊輸出HDMI差分視頻，通過HDMI接口輸出，輸出分辨率為640x480@60Hz；最后視頻通過板載HDMI接口輸出接口送顯示器顯示即可；該工程適用Altera系列FPGA實現(xiàn)PAL視頻解碼應用；

本博客描述了Altera系列FPGA實現(xiàn)PAL視頻解碼的設(shè)計方案，工程代碼可綜合編譯上板調(diào)試，可直接項目移植，適用于在校學生、研究生項目開發(fā)，也適用于在職工程師做學習提升，可應用于醫(yī)療、軍工等行業(yè)的高速接口或圖像處理領(lǐng)域；
提供完整的、跑通的工程源碼和技術(shù)支持；
工程源碼和技術(shù)支持的獲取方式放在了文章末尾，請耐心看到最后；

免責聲明

本工程及其源碼即有自己寫的一部分，也有網(wǎng)絡(luò)公開渠道獲取的一部分(包括CSDN、Xilinx官網(wǎng)、Altera官網(wǎng)等等)，若大佬們覺得有所冒犯，請私信批評教育；基于此，本工程及其源碼僅限于讀者或粉絲個人學習和研究，禁止用于商業(yè)用途，若由于讀者或粉絲自身原因用于商業(yè)用途所導致的法律問題，與本博客及博主無關(guān)，請謹慎使用。。。

2、相關(guān)方案推薦

我已有的所有工程源碼總目錄----方便你快速找到自己喜歡的項目

其實一直有朋友反饋，說我的博客文章太多了，亂花漸欲迷人，自己看得一頭霧水，不方便快速定位找到自己想要的項目，所以本博文置頂，列出我目前已有的所有項目，并給出總目錄，每個項目的文章鏈接，當然，本博文實時更新。。。以下是博客地址：
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Altera系列FPGA相關(guān)方案推薦

我專門開設(shè)了一個Altera系列FPGA專欄，里面收錄了基于Altera系列FPGA的圖像處理、UDP網(wǎng)絡(luò)通信、GT高速接口、PCIE等博客，感興趣的可以去看看，博客地址：
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我這里已有的PAL視頻解碼方案

我這里有多種FPGA解碼PAL視頻的方案，既有PAL解碼HDMI輸出，也有縮放拼接輸出等等，感興趣的可以去看我的PAL視頻解碼專欄，專欄地址：
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3、設(shè)計思路框架

工程設(shè)計原理框圖

工程設(shè)計原理框圖如下：

輸入PAL相機

視頻輸入為PAL制式的CCD模擬相機，輸入分辨率為標準的720x576的PAL隔行視頻；某寶價格也就幾十塊錢，我用的如下：

需要注意的是，PAL制式的CCD相機是隔行的模擬視頻；大自然的信號都是模擬的，視頻信號也不例外。視頻信號是指電視信號、靜止圖象信號和可視電視圖像信號。視頻信號分為三種制式：PAL、NTSC 和 SECAM，接下來簡單介紹一下這對于后期調(diào)試電路很有幫助。PAL 制又稱為帕爾制。PAL 是英文 Phase Alteration Line 的縮寫，意思是逐行倒相，也屬于同時制?！癙AL”有時亦被用來指 625 線，每秒 25 格，隔行掃描，PAL 色彩編碼的電視制式。NTSC 是 National Television Standards Committee 的縮寫，意思是“（美國）國家電視標準委員會”。NTSC 負責開發(fā)一套美國標準電視廣播傳輸和接收協(xié)議。SECAM 制式，又稱塞康制，SECAM 是法文 Sequentiel Couleur A Memoire 縮寫，意為“按順序傳送彩色與存儲”，是一個首先用在法國模擬彩色電視系統(tǒng)。這只是簡單的概述，關(guān)于 PAL、NTSC 和 SECAM 更詳細的資料請參考視頻技術(shù)手冊。既然 PAL、NTSC、SECAM 都是模擬信號，FPGA 處理的是數(shù)字信號（有些 FPGA內(nèi)部自帶 AD，可以處理模擬信號，例如 Altera 的 MAX10），因此中間需要一個芯片做轉(zhuǎn)換，也就是一個 ADC，學名叫做視頻解碼芯片，本設(shè)計使用TW2867作為視頻解碼芯片。

然后簡單區(qū)分一下隔行掃描（Interlace scan）和逐行掃描（Progressive scan）的概念。如下圖所示，這是隔行掃描示意圖，也就是先顯示奇數(shù)行，然后再顯示偶數(shù)行，這只是其中一種隔行掃描的方式，用途比較廣泛，除此之外還有隔 2 行、隔 3 行掃描。

如下圖所示，這是逐行掃描示意圖，也就從第一行掃描，一直掃描到最后一行。目前顯示器是逐行掃描的。

ADV7180芯片解讀

本次設(shè)計使用的是專用模擬視頻解碼芯片 ADV7180，支持 3路模擬視頻輸入，視頻輸出是標準 BT656 格式。ADV7180芯片內(nèi)部框圖如下：

由于是芯片，其內(nèi)部框架我們無需太過關(guān)心，只需要注意如何使用即可；ADV7180的使用只需要注意兩點，一是需要i2c總線對芯片進行初始化配置，二是ADV7180輸出BT656 視頻，視頻時序如下；

BT656視頻解碼模塊

BT656視頻解碼模塊將ADV7180解碼后的BT656視頻解碼為YUV422視頻，其中BT656數(shù)據(jù)格式如下：

如上圖所示是一行 BT656 數(shù)據(jù)結(jié)構(gòu)，分成 4 段：EAV（4-byte）、BLANKING（280-byte）、SAV（4-byte）和有效數(shù)據(jù)（1440-byte），接下來分別介紹。BLANKING：280-byte，0x80 和 0x10 交替出現(xiàn)。有效數(shù)據(jù)：1440-byte，一共 720 個像素，Y 占 720 個數(shù)據(jù)，Cb 和 Cr 分別占 360 個數(shù)據(jù)。EAV 和 SAV：分別占 4-byte，前三個字節(jié)相同，是 0XFF，0X00，0X00，最后一個不同，根據(jù)這個字節(jié)進行解碼。

EAV 和 SAV 的結(jié)構(gòu)如上圖所示，其中 F、V、H 含義：

F 是場信號，0 表示場 1,1 表示場 2，也就是奇偶場。V 表示場有效，0 表示場數(shù)據(jù)有效，1 表示是垂直消隱。H 區(qū)分 EAV 和 SAV 信號。P3-P0 只是校驗保護位，由 F、V、H 進行異或運算得到。如下圖所示，這是一幀 BT656 數(shù)據(jù)格式，一共包括 625 行，每行 1728 個字節(jié)，有效數(shù)據(jù)大小是 720x576，分成 2 場，每場 720x288，其余行是消隱信號。

BT656 規(guī)定一行有 1728 個字節(jié)，一幀有 625 行，每秒傳輸 25 幀數(shù)據(jù)，8bit 總線并行傳輸。1728x625x25=27000000=27M，經(jīng)過計算就知道 27MHz 的來歷了。在這 625行中有用的數(shù)據(jù)是 576 行，在 BT656 視頻格式中有效視頻大小是 720x576，其余的當做消隱處理。BT656視頻解碼模塊代碼如下：

圖像緩存架構(gòu)

圖像緩存架構(gòu)實現(xiàn)的功能是將輸入視頻緩存到板載SDRAM中再讀出送后續(xù)模塊，目的是實現(xiàn)視頻同步輸出，實現(xiàn)輸入視頻到輸出視頻的跨時鐘域問題，更好的呈現(xiàn)顯示效果，其中SDRAM控制器用純verilog代碼實現(xiàn)，所以圖像緩存架構(gòu)就是實現(xiàn)用戶數(shù)據(jù)到SDRAM的橋接作用；架構(gòu)如下：

圖像緩存架構(gòu)由視頻緩存幀更新模塊+寫視頻控制邏輯+讀視頻控制邏輯+SDRAM控制器模塊組成；SDRAM控制器實現(xiàn)了SDRAM初始化、讀寫時序控制、讀寫流程控制等功能，寫視頻控制邏輯、讀視頻控制邏輯實際上就是一個視頻讀寫狀態(tài)機，以寫視頻為例，假設(shè)一幀圖像的大小為M×N，其中M代表圖像寬度，N代表圖像高度；寫視頻控制邏輯每次寫入一次突發(fā)傳輸?shù)囊曨l數(shù)據(jù)，記作Y，即每次向SDRAM中寫入Y個像素，寫M×N÷Y次即可完成1幀圖像的緩存，讀視頻與之一樣；同時調(diào)用兩個FIFO實現(xiàn)輸入輸出視頻的跨時鐘域處理，使得用戶可以忽略SDRAM復雜的控制時序，以簡單地像使用FIFO那樣操作SDRAM，從而達到讀寫SDRAM的目的，進而實現(xiàn)視頻緩存；本設(shè)計圖像緩存方式為2幀緩存；圖像緩存模塊代碼架構(gòu)如下：

輸出視頻格式轉(zhuǎn)換

輸出視頻格式轉(zhuǎn)換流程為：
YUV422視頻轉(zhuǎn)YUV444，然后YUV444轉(zhuǎn)RGB888，目的是輸出顯示器，代碼架構(gòu)如下：

VGA輸出架構(gòu)

VGA輸出使用Native視頻時序同步RGB的視頻流；硬件上采用權(quán)電阻網(wǎng)絡(luò)方式模擬數(shù)字信號轉(zhuǎn)模擬信號；

HDMI輸出架構(gòu)

HDMI輸出包括Native視頻時序和HDMI編碼，Native視頻時序的作用是產(chǎn)生傳統(tǒng)VGA的、RGB的視頻流；HDMI編碼采用RTL邏輯編碼方式；HDMI輸出代碼架構(gòu)如下：

工程源碼架構(gòu)

以工程2為例，工程源碼架構(gòu)如下，其他工程與之類似：

我發(fā)布的工程源碼均已編譯通過，如下：

4、Quartus工程源碼1詳解：PAL視頻轉(zhuǎn)VGA版本

開發(fā)板FPGA型號：Altera–Cyclone-IV系列-EP4CE10F17C8；
開發(fā)環(huán)境：Quartus 18.1；
輸入：PAL制式的CCD模擬相機，720x576的PAL隔行25幀視頻；
輸出：VGA，權(quán)電阻網(wǎng)絡(luò)模擬，分辨率640x480@60Hz；
PAL視頻解碼方案：ADV7180芯片方案；
圖像緩存方案：純Verilog圖像緩存，2幀緩存；
去隔行方案：純Verilog代碼去隔行；
工程源碼架構(gòu)請參考前面第3章節(jié)中的《工程源碼架構(gòu)》小節(jié)；
工程作用：此工程目的是讓讀者掌握Altera系列FPGA實現(xiàn)PAL視頻解碼的設(shè)計能力，以便能夠移植和設(shè)計自己的項目；
工程的資源消耗和功耗如下：

5、Quartus工程源碼2詳解：PAL視頻轉(zhuǎn)HDMI版本

開發(fā)板FPGA型號：Altera–Cyclone-IV系列-EP4CE10F17C8；
開發(fā)環(huán)境：Quartus 18.1；
輸入：PAL制式的CCD模擬相機，720x576的PAL隔行25幀視頻；
輸出：HDMI，RTL邏輯編碼，分辨率640x480@60Hz；
PAL視頻解碼方案：ADV7180芯片方案；
圖像緩存方案：純Verilog圖像緩存，2幀緩存；
去隔行方案：純Verilog代碼去隔行；
工程源碼架構(gòu)請參考前面第3章節(jié)中的《工程源碼架構(gòu)》小節(jié)；
工程作用：此工程目的是讓讀者掌握Altera系列FPGA實現(xiàn)PAL視頻解碼的設(shè)計能力，以便能夠移植和設(shè)計自己的項目；
工程的資源消耗和功耗如下：

6、上板調(diào)試驗證并演示

準備工作

需要準備的器材如下：
FPGA開發(fā)板，可聯(lián)系博主獲得；
ADV7180轉(zhuǎn)接板，可聯(lián)系博主獲得；
PAL攝像頭，可聯(lián)系博主獲得；
BNC線纜，可聯(lián)系博主獲得；
HDMI顯示器；
我的開發(fā)板了連接如下：

PAL視頻采集輸出演示

PAL視頻采集輸出演示如下：

9、工程源碼

代碼太大，無法郵箱發(fā)送，以某度網(wǎng)盤鏈接方式發(fā)送，
資料獲取方式：私，或者文章末尾的V名片。

此外，有很多朋友給本博主提了很多意見和建議，希望能豐富服務(wù)內(nèi)容和選項，因為不同朋友的需求不一樣，所以本博主還提供以下服務(wù)：