標(biāo)簽：PCB教程 ?PCB設(shè)計(jì)步驟 cadence教程 Allegro教程

以下是我學(xué)習(xí)該視頻教程的筆記，記錄下備忘，歡迎大家在此基礎(chǔ)上完善，能回傳我一份是最好了，先謝過。

備注：

1、未掌握即未進(jìn)行操作

2、操作軟件是15.5版本，若有修改則為16.5版本

3、1-25暫無筆記

正文：

26、非電氣引腳零件的制作

1、建圓形鉆孔：

（1）、parameter：沒有電器屬性（non-plated）

（2）、layer：只需要設(shè)置頂層和底層的regular pad，中間層以及阻焊層和加焊層都是null。

?? ?注意：regular pad要比drill hole大一點(diǎn)。

27、PCB電路板的建立

使用如下打開

主要內(nèi)容：建立電路板及繪制相關(guān)區(qū)域

步驟：

0、建立電路板：File - New - 選擇路徑及Board?

1、設(shè)置繪圖區(qū)參數(shù)，包括單位，大小：Setup - Drawing Size?

2、定義outline區(qū)域：Add - Line（Optons - Board Geometry - Outline）- (可使用命令模式輸入坐標(biāo) x 0 0和ix iy)

備注：添加導(dǎo)角（倒角）：Manufacture - Dimension/Draft - Chamfer(方形導(dǎo)角)或者Fillet(圓形導(dǎo)角) - 左鍵依次選擇需要導(dǎo)角的邊。

16.5

3、定義route keepin區(qū)域：Setup - Areas - Route keepin -?(可使用命令模式輸入坐標(biāo) x 0 0和ix iy)（可使用Z-copy操作：Edit - Z-Cpoy - 在Options里subclass 中選擇Route Keepin，contract：內(nèi)縮，Expand：外擴(kuò)，Offset：內(nèi)或外的偏移數(shù)量 ）

備注：一般大板子（空間夠大）：一般走線（route Keepin）限制在板框40mil以內(nèi)，放置元件(package keepin)在80mil以內(nèi)

route keepout 一般是用于螺絲孔，使用route keepout包圍螺絲孔意味著該區(qū)域內(nèi)不可布線。

4、定義package keepin區(qū)域：Setup - Areas - Package keepin -?(可使用命令模式輸入坐標(biāo) x 0 0和ix iy)（可使用Z-copy操作）

5、添加定位孔：place - manually - advance setting - 勾選Library - Placement List 中下拉框中選擇Package Symbols或者M(jìn)echanical symbols中選擇定位孔

28、Allegro PCB 的參數(shù)設(shè)置

主要內(nèi)容：內(nèi)電層的建立及其覆銅

Allegro定義層疊結(jié)構(gòu)：對(duì)于最簡單的四層板，只需要添加電源層和底層，

步驟如下：

1、Setup –> cross-section

2、添加層，電源層和地層都要設(shè)置為plane（內(nèi)電層），同時(shí)還要在電氣層之間加入電介質(zhì)，一般為FR-4

3、指定電源層和地層都為負(fù)片（negtive）

4、設(shè)置完成可以再Visibility看到多出了兩層：GND和POWER

5、鋪銅（可以放到布局后再做）

6、Edit->z-copy –> find面板選shape（因?yàn)殇併~是shape） –> option面板的copy to class/subclass選擇ETCH/GND（注意選擇create dynamic shape：動(dòng)態(tài)覆銅）- 左鍵選擇圖形（比如route keepin） - 完成GND層覆銅

7、相同的方法完成POWER層覆銅

補(bǔ)充：Allegro生成網(wǎng)表

1、重新生成索引編號(hào)：tools –> annotate

2、DRC檢查：tools –> Design Rules Check，查看session log。

3、生成網(wǎng)表：tools –> create netlist，產(chǎn)生的網(wǎng)表會(huì)保存到allegro文件夾，可以看一下session log內(nèi)容。

29、網(wǎng)表的導(dǎo)入

主要內(nèi)容：網(wǎng)表導(dǎo)入，柵格設(shè)置及?drawing option的介紹

1、file –> import –> logic –> design entry CIS（這里有一些選項(xiàng)可以設(shè)置導(dǎo)入網(wǎng)表對(duì)當(dāng)前設(shè)計(jì)的影響）

2、選擇網(wǎng)表路徑，在allegro文件夾。

3、點(diǎn)擊Import Cadence導(dǎo)入網(wǎng)表。

4、導(dǎo)入網(wǎng)表后可以再place –> manully –> placement list選components by refdes查看導(dǎo)入的元件。

5、設(shè)置柵格點(diǎn)，所有的非電氣層用一套，所有的電氣層（ETCH）用一套。注意手動(dòng)放置元件采用的是非電氣柵格點(diǎn)。

6、設(shè)置drawing option，status選項(xiàng)會(huì)顯示出沒有擺放元件的數(shù)量，沒有布線的網(wǎng)絡(luò)數(shù)量

30、PCB手動(dòng)布局

1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters進(jìn)行篩選。另外也可以手工擺放庫里的元件。還可以將對(duì)話框隱藏（hide），并且右鍵 –> show就可以顯示了。

2、如何鏡像擺放到底層？

?? ?方法一：先在option選mirror，在選器件

?? ?方法二：先選器件，然后右鍵 –> mirror

?? ?方法三：setup –> drawing option –> 選中mirror，就可進(jìn)行全局設(shè)置

?? ?方法四：對(duì)于已擺放的零件，Edit –> mirror在find面板選中symbol，再選元件

?? ?這樣放好元件后就會(huì)自動(dòng)在底層。

3、如何進(jìn)行旋轉(zhuǎn)？

?? ?方法一：對(duì)于已經(jīng)擺放的元件，Edit –> move 點(diǎn)擊元件，然后右鍵 –> rotate就可以旋轉(zhuǎn)

?? ?方法二：擺放的時(shí)候進(jìn)行旋轉(zhuǎn)，在option面板選擇rotate

35、Allegro快速擺放元件

1、開素?cái)[放元件：place –> quickplace –> place all components

2、如何關(guān)閉和打開飛線？

?? ?關(guān)閉飛線：Display –> Blank Rats –> All 關(guān)閉所有飛線

?? ?打開飛線：Display –> Show Rats –> All 打開所有飛線

3、快速找器件：Find面板 –> Find By Name –> 輸入名字

33、34、按照ROOM屬性布局上+下（可跳過，不常用）

主要內(nèi)容：添加ROOM屬性，并放置元件

主要步驟：

1、元件添加ROOM屬性：Edit - Properties (在Find 中 Find By name 點(diǎn)擊More)出現(xiàn)如下

挑選需要設(shè)置的元件，點(diǎn)擊Apply，選擇ROOM屬性，并設(shè)置value

2、添加ROOM區(qū)間：Setup - Outline - RoomOutline - 畫區(qū)域 - 點(diǎn)擊RoomOutline中的OK

3、通過Room方式快速放置元件：Quickplace - place by room - 挑選需要的Room或者All Room

4、通過原理圖添加元件ROOM屬性：選中元件 - 右鍵 - Edit property - FilterBy中選擇Cadence Allegro - ROOM - 設(shè)置名字?

35、快速布局

主要內(nèi)容：一次性擺出所有元件（較為常用）

1、快速放置步驟;place - QuickPlace - Place All component - 放置位置比如TOP還是Bottom等（Edig/Board side）

補(bǔ)充（16.5）交互布局

必須從原理圖導(dǎo)出來的PCB才可以，選中原理圖元件（可以使用filter選擇只選元件part）,在PCB editor中要是MOVE命令的狀態(tài)，之后就可以移動(dòng)在原理圖中的元件了?？梢砸粋€(gè)模塊一個(gè)模塊的方式進(jìn)行選擇，與移動(dòng)，與room相似，但是不需要設(shè)置。

2、關(guān)閉鼠線步驟：Display - Blank Rats - All

3、快速查找元器件步驟：Edit - Move - Find（選擇symbol for pin）- 輸入位號(hào)

36、PCB元件的基本操作

1、擺放的方法：Edit –> move或mirror或rotate

2、關(guān)于電容濾波，當(dāng)有大電容和小電容同時(shí)對(duì)一點(diǎn)濾波時(shí)，應(yīng)該把從小電容拉出的線接到器件管腳。即靠近管腳的為最小的電容。

3、各層顏色設(shè)置：top –> 粉色；bottom –> 藍(lán)色；

37、約束規(guī)則的設(shè)置概要

主要內(nèi)容：介紹約束規(guī)則

1、約束的設(shè)置：setup –> constrains –> set standard values 可以設(shè)置線寬，線間距。間距包括：pin to pin、line to pin、line to line等

2、主要用spacing rule set（線與線間距等） 和 physical rule set（線寬與過孔設(shè)置）

38、39、約束規(guī)則設(shè)置具體方法

主要內(nèi)容：具體設(shè)置

1、設(shè)置新的線寬約束規(guī)則：setup –> constrains –> （Physical）set values?- 添加新的名字以及所需Via

2、給網(wǎng)絡(luò)設(shè)置屬性并添加約束規(guī)則：Edit - properties - 在Find中如下設(shè)置，并點(diǎn)擊more,挑選相應(yīng)Net

點(diǎn)擊Apply - 出現(xiàn)如下窗口如下設(shè)置，點(diǎn)擊OK完成屬性配置

3、Net屬性與規(guī)則相關(guān)聯(lián)：setup –> constrains –> （Physical）assignment table - 在Physical constrains set 中下拉選擇需要的規(guī)則（線寬選擇net physical type,空間間距選擇Net Spacing type） - 設(shè)置名（推薦命名：LW_ ? 、 SPACE_） - 點(diǎn)擊 apply 點(diǎn)擊OK

補(bǔ)充（16.5）:2,3兩步可以使用一步完成

可以使用Constraint Manager

4、設(shè)置空間間距規(guī)則：setup –> constrains –> （Spacing rule set）set values?- 設(shè)置值（一般Pin to Pin不變，其余按要求修改）

5、在進(jìn)行設(shè)置時(shí)，注意在Constrain Set Name選擇Default。這樣只要是沒有特殊指定的網(wǎng)絡(luò)，都是按照這個(gè)規(guī)則來的。

6、一般設(shè)置規(guī)則：pin to pin為6mil，其他為8mil。

7、Phsical Rule中設(shè)置最大線寬，最小線寬，頸狀線（neck），差分對(duì)設(shè)置（這里設(shè)置的優(yōu)先級(jí)比較低，可以不管，等以后專門對(duì)差分對(duì)進(jìn)行設(shè)置），T型連接的位置，指定過孔

8、添加一個(gè)線寬約束：先添加一個(gè)Constrain Set Name，在以具體網(wǎng)絡(luò)相對(duì)應(yīng)。

40、區(qū)域規(guī)則設(shè)置

主要內(nèi)容：設(shè)置特殊區(qū)域，并對(duì)于某一個(gè)區(qū)域進(jìn)行特殊約束，比如BGA

作用：有些區(qū)域規(guī)則與整體板子要求不同，需要設(shè)置與整體板子不同的空間規(guī)則，物理規(guī)則等，此時(shí)就需要特殊處理

1、設(shè)定特定區(qū)域的規(guī)則，例如，對(duì)于BGA器件的引腳處需要設(shè)置線寬要窄一些，線間距也要窄一些。

2、設(shè)定特定區(qū)域具體步驟：setup –> constraints –> constraint areas –> 選中arears require a TYPE property –> add 可以看到options面板的class/subclass為Board Geometry/Constraint_Area –> 在制定區(qū)域畫一個(gè)矩形 –> 點(diǎn)擊矩形框，調(diào)出edit property –> 指定間距（net spacing type）和線寬(net physical type) 并創(chuàng)建名字 - 點(diǎn)擊apply和OK ? –> 分別在Spacing rule set 和 Physical rule set中的assignment table進(jìn)行指定

備注：16.5 設(shè)定區(qū)域具體步驟

先設(shè)定區(qū)域里的規(guī)則：以spaceing 為例 setup -》constrain -》spacing ，右鍵DEFAULT，點(diǎn)擊Create-》Spacing CSSET，如下圖所示

建立后，建立特殊區(qū)域，以spacing為例

選擇region -》選中all layers ,點(diǎn)擊Object -》Create-》region 輸入region名字：STM32F103，在referenced spacing cset下拉中選擇STM32F103

建立region區(qū)

shape -》rectangle -》選擇如下圖所示，即可。

41、XNet和總線的創(chuàng)建

主要內(nèi)容：如何進(jìn)行創(chuàng)建總線及XNet

作用：比如DSP和RAM的地址總線和數(shù)據(jù)總線需要進(jìn)行約束或者進(jìn)行等長處理，仿真的前期操作。

備注：在PCB設(shè)計(jì)布線前期，需要對(duì)BUS線進(jìn)行等長約束規(guī)則設(shè)計(jì)，或者在PCB仿真時(shí)都需要進(jìn)行XNET的設(shè)置。為什么要進(jìn)行XNET的設(shè)置，是因?yàn)?#xff1a;在PCB設(shè)計(jì)中，很多信號(hào)線不都是從始端終端的，中間要經(jīng)過很多的電阻、電容這樣的阻容類元件，我們需要設(shè)置XNET來使得阻容元件兩邊的不同名的NET合并為一個(gè)XNET,這樣以便于對(duì)于NET等長的設(shè)置。

1、打開約束管理器（electronical constraint spreadsheet）：Setup -?electronical constraint spreadsheet

2、顯示指定網(wǎng)絡(luò)飛線：Display –> show rats –> net 然后在約束管理器中選擇要顯示的網(wǎng)絡(luò)

3、如果要設(shè)置等長線，但是在線上有端接電阻，那么需要進(jìn)行設(shè)置（x net），使得計(jì)算的時(shí)候跨過端接電阻。這就需要為每一個(gè)端接電阻設(shè)置仿真模型庫，設(shè)置完成以后，就可以在約束管理器中的看到網(wǎng)絡(luò)變?yōu)榱藊 net

4、添加信號(hào)仿真模型庫：Analyze –> SI/EMI Sim –> Library 添加模型庫 –> Add existing library –> local library path

5、對(duì)每個(gè)新建添加模型：Analyze –> SI/EMI Sim –> Model 會(huì)顯示出工程中的器件，然后為每個(gè)器件添加仿真模型。對(duì)于系統(tǒng)庫里面的元件有自己的模型庫，可以利用Auto Setup自動(dòng)完成。對(duì)于系統(tǒng)庫里面沒有的模型，選擇find model

6、在約束管理器中，點(diǎn)擊object –> 右鍵，即可利用filter選擇需要選擇的網(wǎng)絡(luò)，可以選擇差分對(duì)，x net等。

7、創(chuàng)建總線：在約束管理器中，選擇net –> routing –> wiring 然后選擇需要?jiǎng)?chuàng)建為總線的網(wǎng)絡(luò) –> 右鍵，create –> bus

42、43、網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的建立

主要內(nèi)容：創(chuàng)建網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)及約束

作用：比如說DSP的地址線需要連接Flash和SDRAM，這時(shí)候的連接時(shí)個(gè)T型結(jié)構(gòu)，此時(shí)需要設(shè)置T點(diǎn)到Flash和SDRAM的距離相等或者一些別的約束比如阻抗等，就需要用到網(wǎng)絡(luò)拓結(jié)構(gòu)

1、方法一：使用約束管理器：步驟較多，需要使用時(shí)進(jìn)行視頻回顧

2、方法二：使用sigxplorer：使用到在回顧

44、線長約束規(guī)則設(shè)置

主要內(nèi)容：設(shè)置線長

作用：一般用于地址線，數(shù)據(jù)線等

1、對(duì)線長的要求，實(shí)際就是設(shè)置延時(shí)，可以按照長度來設(shè)置，也可以按照延時(shí)來設(shè)置

2、打開約束管理器 –> Electronic constraint set –> All constraint –> User – defined 選擇在設(shè)置拓?fù)浣Y(jié)構(gòu)時(shí)設(shè)置好的網(wǎng)絡(luò) –> 右鍵選擇SigXplore –> 在pro delay里選擇。也就是說如果要想設(shè)置線長約束，需要先定義一個(gè)拓?fù)浣Y(jié)構(gòu)，然后再指定這個(gè)拓?fù)浣Y(jié)構(gòu)的網(wǎng)絡(luò)約束。

45、相對(duì)延遲約束規(guī)則設(shè)置（即等長設(shè)置）

1、在設(shè)置相對(duì)延遲約束之前也需要先建立拓?fù)浼s束

2、在拓?fù)浼s束對(duì)話框 –> set constraint –> Rel Prop Delay 設(shè)定一個(gè)新規(guī)則的名稱 –> 指定網(wǎng)絡(luò)起點(diǎn)和終點(diǎn) –> 選擇local（對(duì)于T型網(wǎng)絡(luò)的兩個(gè)分支選擇此選項(xiàng)）和global（對(duì)于總線型信號(hào)）

47、布線準(zhǔn)備

主要內(nèi)容：布線前的一些準(zhǔn)備設(shè)置

作用：方便布線

1、設(shè)置顏色：Display –> color/visibility 其中g(shù)roup主要設(shè)置：stack-up，geometry，component，area

一般勾選如下

2、對(duì)電源與地鼠線處理（不顯示電源與地鼠線，因?yàn)橐院罂芍苯哟蜻^孔到內(nèi)電層）：Edit - Properties - 在Find中選擇Net，點(diǎn)擊more - 挑出VCC和GND的所有網(wǎng)絡(luò) - Apply - 在Edit Property中選擇Ratsnest_Schedule - 下拉框中選擇Power and Ground - Apply - OK?

3、高亮設(shè)置：Display –> color/visibility –> display選項(xiàng)：temporary highlight(暫時(shí)高亮)和permanent highlight（永久高亮） 然后再在display –> highlight選擇網(wǎng)絡(luò)就可以高亮了。

但是此時(shí)高亮的時(shí)候是虛線，可能看不清，

可以在setup –> user preferences –> display –> display_nohilitefont 打開此選項(xiàng) 也可以設(shè)置display_drcfill，將DRC顯示也表示為實(shí)現(xiàn)，容易看到。

DRC標(biāo)志大小的設(shè)置在setup –> drawing option –> display –> DRC marker size

4、布局的時(shí)候設(shè)置的柵格點(diǎn)要大一些，在布線的時(shí)候，柵格點(diǎn)要小一些

5、執(zhí)行每一個(gè)命令的時(shí)候，注意控制面板的選項(xiàng)，包括option，find，visibility

6、不同顏色高亮不同的網(wǎng)絡(luò)：display highlight –> find面板選擇net –> option面板選擇顏色，然后再去點(diǎn)擊網(wǎng)絡(luò)。一般選擇VCC和GND，方便用于劃分塊和一些布線。

48、Fanout 操作（以下方法是16.5）

方法一

1、Route - Create Fanout?

2、選擇過孔和位置

3、出現(xiàn)很多DRC錯(cuò)誤，因?yàn)橐O(shè)置region（在BGA區(qū)域框選起來做特殊規(guī)則處理）

4、setup - Constraints - Spacing(創(chuàng)建一個(gè)3的約束，實(shí)際至少要4以上，要不然廠家工藝不行)

5、在region中建立一個(gè)3，在CSet中選擇3

6、建立region區(qū)域

shape - rectangle -

框選BGA部分即可。

方法二

route - PCB router - fanout by pick 右鍵 setup

49、50、手工布線

主要內(nèi)容：

作用：走線及走線菜單option介紹

1、走線：Route - Connect

2、菜單option介紹

Via：在物理規(guī)則中設(shè)置的過孔（COM6D0M6N）

Line Lock：拐角是直線還是弧線，45表示角度

Miter：控制轉(zhuǎn)角大小，可直接輸入2X，3X等

line width；線寬，可直接輸入數(shù)值修改線寬

Bubble：

Hug only：環(huán)抱

shove preferred 推擠 ?

Hug preferred:遇到障礙物優(yōu)先選擇報(bào)警

Shove vias：

Off：不允許推擠過孔

Minimal：

Full：都可推開過孔

Snap to connect point：連接引腳中心

Replace etch：替換走線

3、換層：雙擊可出現(xiàn)過孔

4、簡易走線可自動(dòng)布線：選擇Net（左鍵單擊引腳） - 右鍵 Finish

5、控制出線方向：選擇Net（左鍵單擊引腳） - 右鍵 Toggle(開關(guān))

問題：過孔種類選擇？？什么依據(jù)

Toggle經(jīng)過操作后還是不知什么情況下使用它？？

51、總線走線

52、高速信號(hào)走線

主要內(nèi)容：設(shè)置延時(shí)窗口和走線長度窗口

作用：方便布線是實(shí)時(shí)檢查

1、設(shè)置用戶自定義相關(guān)窗口：Setup - User Preference Editor - 在categories 選擇Etch - 在categories.Eych中選擇

第一個(gè)是打開動(dòng)態(tài)顯示時(shí)間窗口，第二個(gè)是固定動(dòng)態(tài)顯示時(shí)間窗口，第三個(gè)是打開走線長度實(shí)時(shí)顯示窗口

備注：如果Net未設(shè)置最大延時(shí)（最大走線）不會(huì)顯示動(dòng)態(tài)延時(shí)時(shí)間

53、差分布線

0、差分線設(shè)置：在setup - Constraints - electrical中，設(shè)置新route，新建object，在差分對(duì)欄設(shè)置Static?Phase?Tolerance和Min?Line?Spacing，然后在Net的route中將差分線組合成差分對(duì)，再將之間的設(shè)置的object名填入到Referenced?Electrical?CSet中即可。

1、差分線走線：route –> conect然后選擇差分對(duì)中的一個(gè)引腳，如果已經(jīng)定義了差分對(duì)，就會(huì)自動(dòng)進(jìn)行差分對(duì)布線。

2、如果在差分布線時(shí)想變?yōu)閱味俗呔€，可以點(diǎn)擊右鍵：single trace mode

3、設(shè)置等長（補(bǔ)充）match group

setup - Constraints - electrical - net -?Referenced?Electrical?CSet - 選中所有差分對(duì)（需要繞等長的，使用Ctrl鍵多選）- 右鍵 create - match group，在Delta:Tolerance一欄中填寫誤差，先選擇時(shí)鐘線做參考，在Delta:Tolerance中填寫target，在其余填寫誤差0mil：10mil如下圖。

當(dāng)右邊（Actual和Margin）繞為綠色時(shí)即表示OK。

注意：要讓右邊綠色必須要如下設(shè)置 setup - Constraint - mode

54、蛇形走線

1、群組走線：route –> 選擇需要布線的飛線這樣就可以多根線一起走線了 –> 但快到走線的目的焊盤時(shí)，右鍵 –> finish 可以自動(dòng)完成 –> 再利用slide進(jìn)行修線

2、常用的修線命令：

（1）、edit –> delete 然后再find中可以選擇Cline（刪除整跟線）、vias、Cline Segs（只刪除其中的一段）

（2）、route –> slide 移動(dòng)走線

（3）、route –> spread between voids 并在控制面板的options欄輸入void clearance即可進(jìn)行自動(dòng)避讓。

55、鋪銅

主要內(nèi)容：講述鋪銅的相關(guān)操作

鋪銅的作用：PCB的敷銅一般都是覆地銅，增大地線面積，有利于地線阻抗降低，使電源和信號(hào)傳輸穩(wěn)定，在高頻的信號(hào)線附近敷銅，可大大減少電磁輻射干擾，起屏蔽作用。總的來說增強(qiáng)了PCB的電磁兼容性。另外，大片銅皮也有利于散熱。

孤島：孤立的銅皮，應(yīng)該刪掉的，留著會(huì)引起層間電磁震蕩(待考證)，引發(fā)信號(hào)完整性問題

正片不用考慮Flash，為什么要使用負(fù)片呢？

0、可以使用Z-Copy進(jìn)行整層鋪銅。

1、建議初學(xué)者內(nèi)電層用正片，因?yàn)檫@樣就不用考慮flash焊盤，這時(shí)候所有的過孔和通孔該連內(nèi)電層的就連到內(nèi)電層，不該連的就不連。而如果用負(fù)片，那么如果做焊盤的時(shí)候如果沒有做flash焊盤，那么板子就廢了。

2、在外層鋪銅：shape –> rectangular 然后再option中進(jìn)行設(shè)置

（1）、動(dòng)態(tài)銅（dynamic copper）

（2）、制定銅皮要連接的網(wǎng)絡(luò)

3、鋪銅后如何編輯邊界：shape –> edit boundary ，選中銅皮（會(huì)高亮），就可以對(duì)銅皮就行修改邊界

4、如何刪除銅皮：edit –> delete –> 在find中選擇shape –> 點(diǎn)擊銅皮就行刪除

5、修改已鋪銅的網(wǎng)絡(luò)：shape –> select shape or void –> 點(diǎn)擊銅皮，右鍵assign net

6、如何手工挖空銅皮：shape –> manual void –> 選擇形狀

7、刪除孤島：shape –> delete islands –> 在option面板點(diǎn)擊delete all on layer

8、鋪靜態(tài)銅皮：shape –> rectangular –> 在option面板選擇static solid

9、銅皮合并，當(dāng)兩塊銅皮重疊了以后要進(jìn)行合并：shape –> merge shapes 逐個(gè)點(diǎn)擊各個(gè)銅皮，就會(huì)合并為一個(gè)銅皮。合并銅皮的前提是銅皮必須是相同網(wǎng)絡(luò)，別去銅皮都是一種類型（都是動(dòng)態(tài)或者都是靜態(tài)）

問題：鋪銅效果如下，與正常不同

解決方法：Setup - Draw options

56、內(nèi)電層分割

主要內(nèi)容：內(nèi)電層分割步驟

問題：不同的電源與電源之間的銅箔間距怎么定？電源差值與銅箔間距的距離依據(jù)什么？？

1、在多電源系統(tǒng)中經(jīng)常要用到

2、在分割前為了方便觀察各個(gè)電源的分布，可以將電源網(wǎng)絡(luò)高亮顯示：Display - Height light - 在Options中選擇顏色，在Finde中選擇Net

3、分割銅皮：add –> line –> 在option面板選擇class為anti etch，subclass為power，制定分割線線寬（需要考慮相臨區(qū)域的電壓差），如果電壓差較小，用20mil即可，但是如果是+12V與-12V需要間隔寬一些，一般40~50mil即可?？臻g允許的話，盡量寬一些。然后用線進(jìn)行區(qū)域劃分

4、區(qū)域net分配：edit –> split plane –> create 打開create split palne，選擇要分割的層（power）及銅皮的類型 –> 制定每個(gè)區(qū)域的網(wǎng)絡(luò)（完畢后可通過Display Visibility中關(guān)閉AntiEtch）

5、全部去高亮：display –> delight –> 選擇區(qū)域

6、去除孤島：shape –> delete island 可以將孤島暫時(shí)高亮顯示 –> 點(diǎn)擊option去除孤島

7、盡量不要再相鄰層鋪不用電源的銅皮，因?yàn)檫@樣會(huì)帶來電源噪聲的耦合，在電源層之間要至少相隔一層非介質(zhì)層

57、后處理

1、添加測試點(diǎn)

2、重新編號(hào)，便于裝配。在原理圖設(shè)計(jì)時(shí)時(shí)按照原理圖中的位置進(jìn)行編號(hào)的，但是這樣在PCB中編號(hào)就是亂的。這就需要在PCB中重新編號(hào)，然后再反標(biāo)注到原理圖，步驟：Logic –> Auto Rename Refdes –> rename –> more 可以設(shè)置重新編號(hào)的選項(xiàng) 選擇preserve current prefixes即保持當(dāng)前的編號(hào)前綴。

3、最好是在布線之前，對(duì)元件進(jìn)行重新編號(hào)，否則，如果是在布線完成后再重新編號(hào)，可能會(huì)帶來一些DRC錯(cuò)誤。有一些DRC與電氣特性是無關(guān)的，可能是由編號(hào)引起的，這時(shí)就可以不管這些DRC錯(cuò)誤。

4、在原理圖中進(jìn)行反標(biāo)注：打開原理圖工程文件 –> tools –> back annotate –> 選擇PCB Editor –> 確定即可

5、布線完成后，進(jìn)行完整的檢查，檢查可能存在的各種DRC錯(cuò)誤

6、查看報(bào)告：tools –> report或者quick reports –> 最常用的是unconnect pin report（未連接引腳）；還有查看shape的一些報(bào)告，檢查動(dòng)態(tài)銅皮的狀態(tài)，如果有的狀態(tài)不是smooth就需要到setup –> drawing option中進(jìn)行更新 –> update to smooth

7、shape no net 即沒有賦給網(wǎng)絡(luò)的shape；shape island 檢查孤島；design rules check report

8、在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。這只是一個(gè)大致的統(tǒng)計(jì)信息。但是要求所有的選項(xiàng)都是綠色的，即都沒有錯(cuò)誤。

9、數(shù)據(jù)庫檢查：如果確定所有的設(shè)計(jì)都沒有錯(cuò)誤了，推薦進(jìn)行一次數(shù)據(jù)庫的檢查，將錯(cuò)誤完全排除掉。步驟：tools –> update DRC –> 選中兩個(gè)選項(xiàng) –> check 保證數(shù)據(jù)庫是完整的

問題：數(shù)據(jù)庫檢查是出現(xiàn) ILLEGAL NULL PAD

解決：運(yùn)行tools/padstack/modify design?padstack?選擇purge/all把非法的PAD都清除掉試下

58、絲印處理（為出光繪做準(zhǔn)備）

1、生成絲印層是，與電氣層沒有關(guān)系了，所以可以把走線以及覆銅都關(guān)閉：display –> color visibility 關(guān)掉etch，要留著pin和via，因?yàn)檎{(diào)整絲印時(shí)需要知道他們的位置。

2、在display –> color and visibility –> group選擇manufacturing –> 選擇autosilk_top和autosilk_bottom 因?yàn)榻z印信息是在這一層的。不需要選擇其它層的silkscreen

3、生成絲印：manufacturing –> silkscreen –> 選擇那些層的信息放在絲印層，一般要選上package geometry和component reference designator –> 點(diǎn)擊silkscreen，軟件自動(dòng)生成這個(gè)信息

4、調(diào)整絲印，先在color and visibility中關(guān)掉ref des assembly_top和assembly_bottom，及一些別的，只留下Pin，Via 和Autosilk_Top(比如先布頂層)

5、調(diào)整字體大小：edit –> change –> 在find面板選中text –> option面板選中l(wèi)ine width和text block，不選擇text just –> 畫框?qū)⑺械奈淖指倪^來。line width是線寬，text block是字體大小。注意option選項(xiàng)中的subclass不要?jiǎng)?#xff0c;否則修改后，就會(huì)把修改結(jié)果拷貝到那一層了。

6、調(diào)整絲印位置：move –> 選擇編號(hào)進(jìn)行修改

7、加入文字性的說明：add –> text –> 在option中選擇manufachuring/autosilk_top (按照公司的應(yīng)該在Board 中的絲印層)，以及字體的大小，然后點(diǎn)擊需要添加的位置，輸入即可

59、鉆孔文件

主要內(nèi)容：鉆孔表格及文件的輸出

作用：鉆孔文件是電路板制作廠商數(shù)控機(jī)床上要用到的文件，后綴為.drl

1、、設(shè)置鉆孔文件參數(shù)：manufacture –> NC –> NC Parameters –> 設(shè)置配置文件（nc_param.txt）存放路徑，全部保持默認(rèn)即可

2、產(chǎn)生鉆孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通孔選擇layer pair；如果有埋孔或者盲孔選擇（by layering）—> 點(diǎn)擊drill就可產(chǎn)生鉆孔文件 –> 點(diǎn)擊view log查看信息

備注：注意NC drill命令只處理圓型的鉆孔，不處理橢圓形和方形的鉆孔，需要單獨(dú)進(jìn)行處理：manufacture –> NC –> NC route –> route 可能會(huì)產(chǎn)生一些工具選擇的警告，可以不必理會(huì)。完成后會(huì)產(chǎn)生一個(gè).rou文件

3、生成鉆孔表和鉆孔圖：display –> color and visibility –> 關(guān)閉所有顏色顯示，在geometry中單獨(dú)打開outline，只打開電路板的邊框 –> manufacture –> NC –> drill legend (銘文)生成鉆孔表和鉆孔圖 –> ok –> 出現(xiàn)一個(gè)方框，放上去即可

問題：這個(gè)figure的選擇以及作用未知？？

是不是所有的過孔都能夠出現(xiàn)在鉆孔文件中？

會(huì)有出現(xiàn)沒有實(shí)例的figure，設(shè)置：

設(shè)置：man ->NC ->Drill C ->Auto

重新放置鉆孔表后：

60、出光繪文件

1、出光繪文件：manufacture –> artwork，注意以下幾個(gè)選項(xiàng)：

?? ?Film Control：

（1）、undefined line width：一般設(shè)置為6mil或者8mil（每一個(gè)圖層上均要設(shè)置，否則可能不能夠正常顯示outline）

（2）、plot mode：每一層是正片還是負(fù)片（公司是使用正片，方便PCB，復(fù)雜廠家制板，廠家需要?jiǎng)h除via，否則我們需要制作熱焊盤）

（3）、vector based pad behavior：出RS274X格式文件時(shí)，一定要選中這個(gè)選項(xiàng)，如果不選這個(gè)選項(xiàng)，那么出光繪的時(shí)候，負(fù)片上的焊盤可能會(huì)出問題。

?? ?General Parameters：

（1）、Device type：選擇Gerber RS274X，可以保證國內(nèi)絕大多數(shù)廠商可以接受

2、在出光繪文件之前可以設(shè)定光繪文件的邊框（也可以不設(shè)置）：setup –> areas –> photoplot outline

3、如果要出頂層絲印信息的光繪文件，需要先把這一層的信息打開：display –> color/visibility –> all invisible 關(guān)掉所有。對(duì)于輸出每一層最好都包括outline層。

4、對(duì)于頂層絲印層，需要打開以下三個(gè)選項(xiàng)：

?? ?geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top

?? ?manufacturing：[manufacturing]: autosilk_top,component ->refdes(TOP),參考下圖（最后）

?? ?然后，manufacture –> artwork –> film control –> 在available films中選擇TOP，右鍵add –> 輸入這個(gè)film的名字（例如silkscreen_top）這樣就可以在available films中添加上了這個(gè)film，并且里面有剛才選擇的三個(gè)class/subclass。檢查下是否有自己繪制的絲印以及位號(hào)是否都在。

5、利用相同的方法，在產(chǎn)生底層的絲印

6、添加阻焊層，先在manufacture中添加上soldermask_top層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

?? ?stack-up：[pin]: soldermask_top; [via]: soldermask_top

?? ?geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top

?? ?再在soldermask_top右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了

?? ?同樣的辦法添加底層阻焊層。

7、添加加焊層，先在manufacture中添加上pastemask_top層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

?? ?stack-up：[pin]: pastemask_top; [via]: pastemask_top

?? ?geometry：[board geometry]: 沒有; [package geometry]: pastemask_top

?? ?再在soldermask_top右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了

?? ?同樣的辦法添加底層加焊層。

8、添加鉆孔表，先在manufacture中添加上drill_drawing層，然后再在display –> color/visibility中選擇一個(gè)幾個(gè)class/subclass:

?? ?manufacturing：[manufacturing]: Nclegend-1-4

?? ?geometry：[board geometry]: outline

?? ?再在drill_drawing右鍵 –> match display 就會(huì)讓這個(gè)film和選擇的class/subclass進(jìn)行匹配了

9、板子需要的底片：

（1）、四個(gè)電氣層（對(duì)于四層板）

（2）、兩個(gè)絲印層

（3）、頂層阻焊層和底層阻焊層（solder mask）

（4）、頂層加焊層和底層加焊層（paste mask）

（5）、鉆孔圖形（NC drill lagent）

10、修改：如何在已經(jīng)設(shè)定好的film中修改class/subclass：點(diǎn)擊相應(yīng)的film –> display就可以顯示當(dāng)前匹配好的class/subclass –> 然后再在display中修改 –> 然后再匹配一遍

11、需要對(duì)每個(gè)film進(jìn)行設(shè)置film option，VCC和GND需要設(shè)置成負(fù)片形式（文件小），這里的正負(fù)片是針對(duì)底片來說的，之前在添加內(nèi)電層是設(shè)置的正負(fù)片是針對(duì)shape來說的。

12、生成光繪文件：film option中select all –> create artwork

需要運(yùn)行dbdoctor(tool - database check)

13、光繪文件后綴為.art

14、需要提供給PCB廠商的文件：.art、.drl、.rou(鉆非圓孔文件)、參數(shù)配置文件art_param.txt、鉆孔參數(shù)文件nc_param.txt

備注：有時(shí)候是更新PCB，出光繪會(huì)出現(xiàn)問題，查看allegro 中沒有art_param.txt 文件，

方法：點(diǎn)擊OK即可。

補(bǔ)充公司光繪包含的層（4層板為例）