做英語(yǔ)教具的網(wǎng)站sem 優(yōu)化軟件
節(jié)點(diǎn)是Xilinx部件上用于路由連接或網(wǎng)絡(luò)的設(shè)備對(duì)象。它是一個(gè)
WIRE集合，跨越多個(gè)瓦片，物理和電氣
連接在一起。節(jié)點(diǎn)可以連接到單個(gè)SITE_，
而是簡(jiǎn)單地將NETs攜帶進(jìn)、攜帶出或攜帶穿過站點(diǎn)。節(jié)點(diǎn)可以連接到
任何數(shù)量的PIP，并且也可以由捆綁驅(qū)動(dòng)。
相關(guān)對(duì)象
如圖2-30第112頁(yè)所示，NODE對(duì)象與SLR、TILE、NETs、SITE_PINs相關(guān)，
WIRE、PIP和其他節(jié)點(diǎn)。您可以使用以下表格查詢NODE
Tcl命令：
get_nodes-of_objects[get_nets cpuClk]
您還可以查詢節(jié)點(diǎn)所在的SLR和TILE，或PIP、SITE_PINS，
SPEED_MODEL，與特定節(jié)點(diǎn)關(guān)聯(lián)的WIRE：
get_slrs-of_objects[get_nodes LIOB33_SING_X0Y199/IOB_T_OUT0]
屬性
可以使用以下命令報(bào)告NODE對(duì)象的特性：
report_property-all[lindex[get_nodes-filter｛IS_COMPLETE｝]0]
提示：由于設(shè)備上的節(jié)點(diǎn)數(shù)量，使用get_NODEs Tcl命令而不使用
-不建議使用of_objects或-filters來縮小結(jié)果范圍。
這些屬性包括以下內(nèi)容和示例值：
Property Type Read-only Value
CLASS string true node
COST_CODE int true 14
COST_CODE_NAME enum true OUTBOUND
IS_BAD bool true 0
IS_COMPLETE bool true 1
IS_GND bool true 0
IS_INPUT_PIN bool true 0
IS_OUTPUT_PIN bool true 0
IS_PIN bool true 0
IS_VCC bool true 0
NAME string true CLBLL_L_X2Y50/CLBLL_LOGIC_OUTS4
NUM_WIRES int true 2
PIN_WIRE int true 65535
SPEED_CLASS int true 191
描述
PACKAGE_PIN對(duì)象表示Xilinx設(shè)備包上的物理引腳
與設(shè)計(jì)的特定輸入或輸出相關(guān)聯(lián)。將I/O端口分配給
package_pin是《Vivado Design Suite用戶指南：I/O和時(shí)鐘規(guī)劃》的主題
（UG899）[參考文獻(xiàn)17]。
可以通過PACKAGE_PIN將PACKAGE_PIN對(duì)象分配給PORT對(duì)象
所有物
相關(guān)對(duì)象
PACKAGE_PIN對(duì)象與設(shè)計(jì)網(wǎng)表中的PORT對(duì)象以及SITE相關(guān)聯(lián)，
目標(biāo)設(shè)備上的BEL或IO_BANK對(duì)象。此外，PACKAGE_PIN對(duì)象是
BYTEGROUP和PKGPIN_ NIBBLE對(duì)象關(guān)聯(lián)。PACKAGE_PIN可以
通過使用以下Tcl命令進(jìn)行查詢：
get_package_pins
或者，通過與關(guān)聯(lián)的對(duì)象：
get_package_pins-第個(gè)，共個(gè)[get_ports]
您還可以獲得端口、站點(diǎn)、slr、io_bank、io_standard、pkgpin_bytegroup、phkgpin_nibble
與指定的package_pin關(guān)聯(lián)：
get_port-屬于[get_package_pins AG17]
提示：在這種情況下，還可以通過查看PACKAGE_PIN屬性來找到端口：
get_ports-篩選器｛PACKAGE_PIN＝＝AG17｝
屬性
在package_pin對(duì)象上找到的屬性如下，其中包含示例值：
PACKAGE_PIN對(duì)象表示Xilinx設(shè)備包上的物理引腳
與設(shè)計(jì)的特定輸入或輸出相關(guān)聯(lián)。將I/O端口分配給
package_pin是《Vivado Design Suite用戶指南：I/O和時(shí)鐘規(guī)劃》的主題
（UG899）[參考文獻(xiàn)17]。
可以通過PACKAGE_PIN將PACKAGE_PIN對(duì)象分配給PORT對(duì)象
所有物
相關(guān)對(duì)象
PACKAGE_PIN對(duì)象與設(shè)計(jì)網(wǎng)表中的PORT對(duì)象以及SITE相關(guān)聯(lián)，
目標(biāo)設(shè)備上的BEL或IO_BANK對(duì)象。此外，PACKAGE_PIN對(duì)象是
BYTEGROUP和PKGPIN_ NIBBLE對(duì)象關(guān)聯(lián)。PACKAGE_PIN可以
通過使用以下Tcl命令進(jìn)行查詢：
get_package_pins
或者，通過與關(guān)聯(lián)的對(duì)象：
get_package_pins-第個(gè)，共個(gè)[get_ports]
您還可以獲得端口、站點(diǎn)、slr、io_bank、io_standard、pkgpin_bytegroup、phkgpin_nibble
與指定的package_pin關(guān)聯(lián)：
get_port-屬于[get_package_pins AG17]
提示：在這種情況下，還可以通過查看PACKAGE_PIN屬性來找到端口：
get_ports-篩選器｛PACKAGE_PIN＝＝AG17｝
屬性
在package_pin對(duì)象上找到的屬性如下，其中包含示例值：
Property Type Read-only Visible Value
BANK string true true 44
BUFIO_2_REGION string true true BL
CLASS string true true package_pin
DIFF_PAIR_PIN string true true AE21
IS_BONDED bool true true 1
IS_DIFFERENTIAL bool true true 1
IS_GENERAL_PURPOSE bool true true 1
IS_GLOBAL_CLK bool true true 0
IS_LOW_CAP bool true true 0
IS_MASTER bool true true 1
IS_VREF bool true true 0
IS_VRN bool true true 0
IS_VRP bool true true 0
MAX_DELAY int true true 72405
MIN_DELAY int true true 71685
NAME string true true AD21
PIN_FUNC enum true true IO_L1P_T0L_N0_DBC_44
PIN_FUNC_COUNT int true true 1
The properties of package_pin objects can be listed with the following command:
report_property -all [lindex [get_package_pins] 0]